5 在邏輯電路中，輸出高至低的傳輸延遲（propagation delay）時間的定義為何？
(A)由高準位電壓下降至 50%的高準位電壓所需的時間
(B)由高準位電壓下降至 70%的高準位電壓所需的時間
(C)由90%的高準位電壓下降至 10%的高準位電壓所需的時間
(D)由 80%的高準位電壓下降至 20%的高準位電壓所需的時間

初等/五等/佐級◆電子學大意- 104 年 - 104 鐵路特種考試_佐級_電子工程：電子學大意#22123

答案：C
難度： 簡單

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	a8464133 小一上 (2017/05/23) 在邏輯電路中，由0電位升到高電位中間會歷... (內容隱藏中) 查看隱藏文字

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