10 使用兩個反及閘（NAND gate）所組成的鎖存器（latch）如下圖所示，試問輸入(a, b)在下列何種情況可能會造成此時序電路輸出不符所需？ (A)(a, b)=(0, 0) (B)(a, b)=(0, 1) (C)(a, b)=(1, 0) (D)(a, b)=(1, 1)

10 使用兩個反及閘（NAND gate）所組成的鎖存器（latch）如下圖所示，試問輸入(a, b)在下列何種情況可能會造成此時序電路輸出不符所需？

(A)(a, b)=(0, 0)

(B)(a, b)=(0, 1)

(C)(a, b)=(1, 0)

(D)(a, b)=(1, 1)

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統計： A(50), B(18), C(17), D(51), E(0) #1196619

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B1 · 2020/01/26

#3751178

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5 使用 2 個SR正反器（flip-flop）與 3 個邏輯閘組成一時序電路（sequential circuit）如下圖所示，其中 SR正反器由NAND閘所組成，A、B表示狀態位元，X表示外部輸入位元，Y表示輸出位元，SA與RA表示第一個SR正反器之輸入位元，SB與RB代表第二個SR正反器之輸入位元，CLK表示時脈。關於各個 B B 邏輯閘與正反器之時間參數（tpd表示傳遞延遲時間，ts表示就緒時間(set-up time)，th表示保持時間(hold time)）如下：反向器（inverter）：tpd=0.5 ns 互斥或閘（XOR）：tpd=2.0 ns 或閘（OR）：tpd=1.0 ns 正反器：tpd=2.0 ns, ts=1.0 ns, th=0.25 ns試問從外部輸入（X）至時脈正緣（postive clock edge）間，其最短的時間間隔為何？ (A)2.0 ns (B)2.5 ns (C)3.0 ns (D)3.5 ns

10 使用兩個反及閘（NAND gate）所組成的鎖存器（latch）如下圖所示，試問輸入(a, b)在下列何種情況可能會造成此時序電路輸出不符所需？

(A)(a, b)=(0, 0)

(B)(a, b)=(0, 1)

(C)(a, b)=(1, 0)

(D)(a, b)=(1, 1)

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10 使用兩個反及閘（NAND gate）所組成的鎖存器（latch）如下圖所示，試問輸入(a, b)在下列何種情 況可能會造成此時序電路輸出不符所需？ (A)(a, b)=(0, 0) (B)(a, b)=(0, 1) (C)(a, b)=(1, 0) (D)(a, b)=(1, 1)

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(B)(a, b)=(0, 1)

(C)(a, b)=(1, 0)

(D)(a, b)=(1, 1)