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22.如圖(六)，若供給CPU的Clock為10MHz、50%工作週期，記憶體讀取週期為T1、T2、T3和T4，CPU在T1的正緣送出位址訊號，在T3的負緣讀取資料匯流排，忽略holding time與setup time，當位址控制電路延遲33ns，資料電路延遲20ns時，不加入等待週期，讓電路正常運作所需ROM的讀取時間，最慢為：　

(A)250ns　
(B)200ns　
(C)150ns　
(D)100ns。

統測◆04電機與電子群資電類◆(二)數位邏輯、數位邏輯實習、電子學實習、計算機概論- 92 年 - 92 四技二專統測_電子類_專業科目(二)：電子電路實習、計算機概論與微處理機實習#21445

答案：C
難度： 適中

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