7.在CPU 指令流水線(Instruction Pipeline)的設計中,何者錯誤?
(A) Pipeline的理想情況是每個時脈週期都能完成一條指令的「產出」
(B) 指令之間的資料相依(Data Hazard)可能會導致 Pipeline stall(停頓)
(C) Branch 指令可能造成控制相依(Control Hazard),影響 Pipeline 效率
(D) Pipeline 主要提升的是整體吞吐量(throughput),而不是單一指令的延遲(latency)
(E) 有了Pipeline之後,就不再需要分支預測等技巧

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