試題詳解

8 關於快取記憶體（Cache）架構設計的敘述，下列何者錯誤？
(A)增加快取記憶體的整體容量可減少容量錯失（Capacity Miss）
(B)增加快取記憶體的關聯度（Associativity）可減少衝突錯失（Conflict Miss）
(C)增加快取記憶體的區塊容量（Block Size）可減少錯失懲罰（Miss Penalty）
(D)使用多層快取記憶體可減少整體錯失率（Miss Rate）