題組內容

四、下面電路圖所示之邏輯閘（gate）分別為 OR（OR gate）、AND（AND gate）、XOR （exclusive OR gate）、 phpgv3MeV gate（NOT_AND, NOT_OR 或 NOT_XOR）。 phpUl5Ddi

試問：

⑵電路圖(b)之每個方塊代表同一類型之邏輯閘（gate）。請問每個方塊為何種邏輯閘（NOT_AND、NOT_OR 或 NOT_XOR）時，其所有輸入為 0（A=B=C=D=0）或為 1（A=B=C=D=1），其輸出（E）將為 1？（5 分）