8 假設時脈 4 GHz 的 CPU 其理想的 CPI（cycles per instruction）等於 1。如果平均一道指令的快取記憶體存取失誤率（miss rate）是 2%且主記憶體的存取時間（main memory access time）是 100 ns，則實際的 CPI 等於多少？ (A)1.8 (B)1.2 (C)8 (D)9

8 假設時脈 4 GHz 的 CPU 其理想的 CPI（cycles per instruction）等於 1。如果平均一道指令的快取記憶體存取失誤率（miss rate）是 2%且主記憶體的存取時間（main memory access time）是 100 ns，則實際的 CPI 等於多少？
(A)1.8
(B)1.2
(C)8
(D)9

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統計： A(32), B(49), C(36), D(32), E(0) #1196617

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林柏廷

B1 · 2016/06/28

#1398381

一個指令花的時間 1/4GHz=0.25ns

錯失的時間為 100ns*2%=2ns

實際CPI= (0.25+2)ns*4GHz=9

5 使用 2 個SR正反器（flip-flop）與 3 個邏輯閘組成一時序電路（sequential circuit）如下圖所示，其中 SR正反器由NAND閘所組成，A、B表示狀態位元，X表示外部輸入位元，Y表示輸出位元，SA與RA表示第一個SR正反器之輸入位元，SB與RB代表第二個SR正反器之輸入位元，CLK表示時脈。關於各個 B B 邏輯閘與正反器之時間參數（tpd表示傳遞延遲時間，ts表示就緒時間(set-up time)，th表示保持時間(hold time)）如下：反向器（inverter）：tpd=0.5 ns 互斥或閘（XOR）：tpd=2.0 ns 或閘（OR）：tpd=1.0 ns 正反器：tpd=2.0 ns, ts=1.0 ns, th=0.25 ns試問從外部輸入（X）至時脈正緣（postive clock edge）間，其最短的時間間隔為何？ (A)2.0 ns (B)2.5 ns (C)3.0 ns (D)3.5 ns

8 假設時脈 4 GHz 的 CPU 其理想的 CPI（cycles per instruction）等於 1。如果平均一道指令的快取記憶體存取失誤率（miss rate）是 2%且主記憶體的存取時間（main memory access time）是 100 ns，則實際的 CPI 等於多少？
(A)1.8
(B)1.2
(C)8
(D)9

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8 假設時脈 4 GHz 的 CPU 其理想的 CPI（cycles per instruction）等於 1。如果平均一道指令的快取記憶 體存取失誤率（miss rate）是 2%且主記憶體的存取時間（main memory access time）是 100 ns，則實 際的 CPI 等於多少？ (A)1.8 (B)1.2 (C)8 (D)9

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(A)1.8
(B)1.2
(C)8
(D)9