題組內容

四、下面電路圖所示之邏輯閘（gate）分別為 OR（OR gate）、AND（AND gate）、XOR （exclusive OR gate）、 phpgv3MeV gate（NOT_AND, NOT_OR 或 NOT_XOR）。 phpUl5Ddi

試問：

⑴請寫出所有能使電路圖(a)之輸出為 1（D=1）之輸入組合（A=？、B=？、C=？）。（10 分）