112年 - 112 普通考試_電力工程、電子工程、電信工程：電子學概要#115772

科目：電子學 | 年份：112年 | 選擇題數：0 | 申論題數：10

試卷資訊

所屬科目：電子學

選擇題 (0)

申論題 (10)

(一)二極體的空乏區（Depletion Region）形成的原因。

(二)空乏區的內建電位（Built-in potential）的來由。

(一)初始電流i_o為零，S₁與 S₃同為高電位，S₂為低電位時，說明電流路徑且推導輸出電流i_o(t)。

(二)初始電流為 i_o=10 A， S₁、S₂與S₃同為低電位，說明電流路徑且繪製輸出電流i_o波形，須標示時間終止時之電流，0 ≤ t≤2✖10^-4sec。

(一)當正極（A）連接在一個100 VDC電壓源正電壓端，且負極（B）連接在10 Ω電阻負載一側，電阻負載另一側接該100 VDC電壓源負電壓端，試繪製該npnp四層結構元件之等效電路與電壓源及負載之電路，並說明 vG 之電壓對該元件導通與否之影響。

(二)當負極（B）連接在一個100 VDC電壓源正電壓端，且正極（A）連接在 10 Ω電阻負載一側，電阻負載另一側接該100 VDC電壓源負電壓端，試繪製該npnp四層結構元件之等效電路與電壓源及負載之電路，並說明v_G之電壓對該元件導通與否之影響。

(一)繪製並推導該單位增益緩衝器Vo ( jω ) / V_in ( jω) 的頻率響應。

(二)求取其在10MHz之增益與相位角。

(一)於NMOS開始導通後排出800 pF電容內的99%電荷所需時間。

(二)推導NMOS開始關閉至下一次NMOS開始導通之輸出電壓 v_o 時間響應函數，並計算最高輸出電壓 v_o 。