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技檢◆數位電子-甲級
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114年 - 11700 數位電子 甲級 工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862
> 試題詳解
複選題
89. 下圖所示，其功能下列敘述何者正確？
(A)並列式加法器
(B)並列式減法器
(C)串列式移位器
(D)並列式比較器 。
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相關試題
51. VHDL 語言中，已宣告 TYPE count_up IS RANGE 0 TO 9，則函數的屬性count_up'SUCC(4)為 (A)3 (B)5 (C)7 (D)9 。
#3708463
52. VHDL 語言中，已宣告 TYPE count_down IS RANGE 10 DOWNTO 0，則函數的屬性 count_down'PRED(7)為 (A)2 (B)4 (C)6 (D)8 。
#3708464
53. VHDL 語言中，signals 函數的屬性(clk'EVENT AND clk='1')代表 clk (A)一直處於高電位 (B)一直處於低電位 (C)上升邊緣 (D)下降邊緣 。
#3708465
54. Verilog 語言中，下列敘述何者正確？ (A)always 區塊只能執行一次 (B)initail 區塊如同無窮迴圈 (C)assign out=in1 & in2 屬於行為式（behavioral）的敘述 (D)所有的輸入及輸出均預設為 wire 的型別 。
#3708466
55. Verilog 語言中，下列敘述何者表示五位元寬度的二進位值為 0？ (A)101'b0 (B)5'd0 (C)5'b0 (D)5b'0 。
#3708467
56. Verilog 語言中，下列何者為不合法的敘述？ (A)reg arr[0：15] (B)wirew[0：7] (C)eventtrigger (D)parameter width=8 。
#3708468
57. Verilog 語言中，執行此敘述$display("result=%b", 'xy==='xy)之結果為 (A)result=z (B)result=x (C)result=0 (D)result=1 。
#3708469
58. Verilog 語言中，下列何者敘述表示模擬器等待 in1 或 in2 發生變化時，將完成 out=in1 & in2 設定？ (A)initial ＃1 out=in1 & in2; (B)assign＠out=in1 & in2; (C)event＠(in1 or in2)out=in1 & in2; (D)always＠(in1 orin2)out=in1 & in2; 。
#3708470
59. Verilog 語言中，執行下列 timer 模組，下列結果何者錯誤？ (A)t=1 attime 25 (B)t=1 at time 30 (C)t=2 at time 55 (D)t=1 at time 60 。
#3708471
60. 下圖為 IC 4017 所構成的十進制計數器驅動步進馬達電路，下列敘述何者正確？ (A)為一單相激磁電路 (B)電晶體（Tr1, Tr2, Tr3, Tr4）為一電壓放大功能 (C)若令步進角為θ時，則步進馬達每旋轉一圈所需之脈衝數為 P=θ/360° (D)二極體（D）為保護馬達之用 。
#3708472
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