106年 - 106 公務升官等考試_簡任_電子工程：積體電路技術研究#66330

科目：積體電路技術 | 年份：106年 | 選擇題數：0 | 申論題數：12

試卷資訊

所屬科目：積體電路技術

選擇題 (0)

申論題 (12)

一、⑴說明標準 CMOS 邏輯閘和 pseudo-nMOS 邏輯閘在矽面積（Silicon Area）、功率消耗及雜訊邊限（Noise Margin）上之差異。（10 分）

⑵比較 CMOS 邏輯閘和 nMOS 邏輯閘在所使用的電晶體數、功率消耗及雜訊邊限上之差異。（10 分）

二、⑴畫出 CMOS 反相器之電路圖。（5 分）

⑵畫出 CMOS 反相器之轉移曲線並標示 pMOS 和 nMOS 電晶體之工作區。（10 分）

⑶說明 CMOS 反相器如欲正常工作，其電源電壓之最低值應為何？（5 分）

三、請說明使用 CMOS n-well 製程技術，製造 CMOS 反相器之製造程序。（20 分）

⑴積體電路之可靠度（Reliability）

⑵電子遷移現象（Electromigration）

⑶基體效應（Body Effect）

⑷交談現象（Crosstalk）

五、⑴何謂系統晶片（SOC）？其和一般 System on Board（SOB）之差異為何？（10 分）

⑵何謂三維積體電路（3D-IC）？其和一般二維之平面式積體電路之差異為何？（10 分）