16 若堆疊中已存有 n 個元素（elements），則其 push 及 pop 之最差時間複雜度分別為何？（註：push 為加入一元素到 stack 之動作，pop 為由 stack 取出一元素之動作。） (A)push：θ(1)，pop：θ(1) (B)push：θ(n)，pop：θ(1) (C)push：θ(1)，pop：θ(n) (D)push：θ(n)，pop：θ(n)

16 若堆疊中已存有 n 個元素（elements），則其 push 及 pop 之最差時間複雜度分別為何？（註：push 為加入一元素到 stack 之動作，pop 為由 stack 取出一元素之動作。）
(A)push：θ(1)，pop：θ(1)
(B)push：θ(n)，pop：θ(1)
(C)push：θ(1)，pop：θ(n)
(D)push：θ(n)，pop：θ(n)

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統計： A(139), B(25), C(52), D(34), E(0) #682770

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Cy yi

2026/02/24

私人筆記#7837838

未解鎖

在陣列或鏈結串列實作的堆疊中，Push（...

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5 若欲使用 Verilog 語言合成（synthesize）出與下圖相同功能的電路，則下列各 Verilog 模組何者正確？ (A)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(B or C) Y = B & C; endmodule (B)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(posedge clock) Y = B & C; endmodule (C)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; wire Y;always @(posedge clock) X = A | B;always @(posedge clock) Y = B & C;endmodule (D)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A+B;always @(B or C) Y = B * C;endmodule D X Y A B C clock

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