20 一圖形（graph）有 n 個端點（vertices）以及 e 個邊（edges）。若用相鄰串列（adjacency list）來表示該圖形，則決定該圖形有多少個邊所需之時間複雜度（time complexity）為何？

5 若欲使用 Verilog 語言合成（synthesize）出與下圖相同功能的電路，則下列各 Verilog 模組何者正確？ (A)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(B or C) Y = B & C; endmodule (B)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(posedge clock) Y = B & C; endmodule (C)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; wire Y;always @(posedge clock) X = A | B;always @(posedge clock) Y = B & C;endmodule (D)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A+B;always @(B or C) Y = B * C;endmodule D X Y A B C clock

20 一圖形（graph）有 n 個端點（vertices）以及 e 個邊（edges）。若用相鄰串列（adjacency list）來表示該圖形，則決定該圖形有多少個邊所需之時間複雜度（time complexity）為何？

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