28 執行下列 C 程式後，產生的輸出為何？#include <stdio.h> void foo(){static int a = 0;int b = 0;a = a+1;b = b+1;printf("%d-%d;", a, b);}void main () { foo(); foo();} (A)0-0;1-1;(B)1-1;2-2;(C)1-1;2-1;(D)1-1;1-1;

28 執行下列 C 程式後，產生的輸出為何？

#include <stdio.h>

void foo(){

static int a = 0;

int b = 0;

a = a+1;

b = b+1;

printf("%d-%d;", a, b);

}

void main () {

foo();

}
(A)0-0;1-1;
(B)1-1;2-2;
(C)1-1;2-1;
(D)1-1;1-1;

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統計： A(32), B(34), C(160), D(42), E(0) #682782

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Ivy

B1 · 2020/06/23

#4086969

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私人筆記 (共 1 筆)

Cy yi

2025/10/26

私人筆記#7518802

未解鎖

執行步驟第一次呼叫 foo()stati...

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5 若欲使用 Verilog 語言合成（synthesize）出與下圖相同功能的電路，則下列各 Verilog 模組何者正確？ (A)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(B or C) Y = B & C; endmodule (B)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(posedge clock) Y = B & C; endmodule (C)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; wire Y;always @(posedge clock) X = A | B;always @(posedge clock) Y = B & C;endmodule (D)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A+B;always @(B or C) Y = B * C;endmodule D X Y A B C clock

28 執行下列 C 程式後，產生的輸出為何？
#include <stdio.h>
void foo(){
static int a = 0;
int b = 0;
a = a+1;
b = b+1;
printf("%d-%d;", a, b);
}
void main () {
foo();
foo();
}
(A)0-0;1-1;
(B)1-1;2-2;
(C)1-1;2-1;
(D)1-1;1-1;

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