58. Verilog 語言中，下列何者敘述表示模擬器等待 in1 或 in2 發生變化時，將完成 out=in1 & in2 設定？
(A)initial ＃1 out=in1 & in2;
(B)assign＠out=in1 & in2;
(C)event＠(in1 or in2)out=in1 & in2;
(D)always＠(in1 orin2)out=in1 & in2; 。

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