試題詳解

試卷：114年 - 11700 數位電子甲級工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862 | 科目：技檢◆數位電子-甲級

試卷資訊

試卷名稱：114年 - 11700 數位電子甲級工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862

年份：114年

科目：技檢◆數位電子-甲級

58. Verilog 語言中，下列何者敘述表示模擬器等待 in1 或 in2 發生變化時，將完成 out=in1 & in2 設定？
(A)initial ＃1 out=in1 & in2;
(B)assign＠out=in1 & in2;
(C)event＠(in1 or in2)out=in1 & in2;
(D)always＠(in1 orin2)out=in1 & in2; 。

正確答案：登入後查看