題組內容

二、圖二(a)是一個 CMOS 邏輯閘，其中 VDD =5 V，臨界電壓 Vth(n)= –Vth(p)=1 V， kn ' =kp ' = 0.2 mA/V2 ，負載電容 CL= 2 pF，各電晶體的 W/L= 1。NMOS 的電流電壓關 係式如圖二(b)。

⑶ tPLH 定義為從初值上升至終值 50%所需時間，請問此邏輯閘之 tPLH 為何？（請注 意，Q3 與 Q4 為串聯，同時導通時可視為單一 PMOS，而其通道長度為 Q3 與 Q4 通道長度之和）。（5 分）