試題詳解

試卷：114年 - 11700 數位電子甲級工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862 | 科目：技檢◆數位電子-甲級

試卷名稱：114年 - 11700 數位電子甲級工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862

年份：114年

科目：技檢◆數位電子-甲級

56. Verilog 語言中，下列何者為不合法的敘述？
(A)reg arr[0：15]
(B)wirew[0：7]
(C)eventtrigger
(D)parameter width=8 。

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