題組內容

二、圖二(a)是一個 CMOS 邏輯閘，其中 VDD =5 V，臨界電壓 Vth(n)= –Vth(p)=1 V， kn ' =kp ' = 0.2 mA/V2 ，負載電容 CL= 2 pF，各電晶體的 W/L= 1。NMOS 的電流電壓關 係式如圖二(b)。

⑵一個邏輯閘的下降傳遞延遲（propagation delay）tPHL 定義為從初值下降至初值 50%所需時間，計算此邏輯閘的 tPHL。（請注意，tPHL值會受到輸入組合的影響） （10 分）