試題詳解

試卷：114年 - 11700 數位電子甲級工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862 | 科目：技檢◆數位電子-甲級

試卷名稱：114年 - 11700 數位電子甲級工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862

年份：114年

科目：技檢◆數位電子-甲級

53. VHDL 語言中，signals 函數的屬性(clk'EVENT AND clk='1')代表 clk
(A)一直處於高電位
(B)一直處於低電位
(C)上升邊緣
(D)下降邊緣。

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