35 數位邏輯電路可分為下拉網路（pull-down network）與上拉網路（pull-up network）兩部分，今有一邏輯閘使用 NMOS 電晶體製作下拉部分，如下圖所示。試設計上拉部分 PMOS 電晶體互補的連線：

 
(A) A 接 MP1、B 接 MP2、  接 MP3、  接 MP4 

(B)  接 MP1、A 接 MP2、B 接 MP3、  接 MP4 

(C) A 接 MP1、B 接 MP2、A 接 MP3、  接 MP4 

(D) A 接 MP1、B 接 MP2、  接 MP3、B 接 MP4

31 某一LCR被動式濾波器（passive filter）如下圖所示，試問該電路VO/VI轉移函數（transfer function）的數學表示式為何？

32 如圖所示之理想運算放大器振盪電路，其振盪頻率為何？ (A)100 Hz (B)200 Hz (C)300 Hz (D)400 Hz

33 下列關於傳輸延遲的描述何者最正確？ (A)傳輸延遲愈大代表操作速度愈快 (B)高至低傳輸延遲定義為輸出由高邏輯電壓從其 90%下降至其 10%所需的時間 (C)傳輸延遲不受負載電容的影響 (D)當功率消耗增加，傳輸延遲就會隨之增加

34 下圖由四個 NOR 閘組成之數位邏輯電路，其輸出 F 為何？

36 如圖所示之電路，若 A=5 V，B=C=D=0 V，則下列何者最正確？ (A)IE1 =0 mA (B)IE3 =0.239 mA (C)IE5 =1.72 mA (D)VY =5 V

37 如圖所示之電路為一 n-bit 之位址解碼器（address decoder）。假設一記憶體安排為方形陣列（square array）型式，而行與列之位址解碼器採用如圖所示之方式，求 4K 記憶體所需之解碼器電晶體數目為何？ (A)384 (B)564 (C)896 (D)1024

38 有一感知放大器（sense amplifier, SA）細部的電晶體電路如下圖所示，並顯示出等效寄生的電容CD、。當時脈ΦS=0 時，感知放大器不動作；當時脈ΦS=1 時，感知放大器才會動作。設每一對PMOS-NMOS 串聯路徑的轉移特性（voltage transfer characteristic, VTC）經適當設計後，其轉態的輸入準位為 0.5VDD，如下圖所示。若時脈ΦS=由 0 轉成 1 之前，已知位元信號線D、  的電壓分別為VD=0.4 VDD、 =0.6 VDD，當時脈ΦS=1 後，試分析位元信號線D、 D 最終穩定的電壓： (A)信號線D最終穩定的電壓接近 0 V、信號線 D 最終穩定的電壓接近VDD (B)信號線D最終穩定的電壓接近 0.3 VDD、信號線 D 最終穩定的電壓接近 0.7 VDD (C)信號線D、  最終穩定的電壓接近 0.5 VDD (D)信號線D最終穩定的電壓接近 0.6 VDD、信號線  終穩定的電壓接近 0.4 VDD

39 下列有關於 DRAM 電路儲存資料方式的描述何者最正確？ (A)資料儲存於電容 (B)資料儲存於正反器（flip flop） (C)資料儲存在閂鎖器（latch） (D)資料儲存於電感

40 記憶體晶片在 5 V 電源下，以 100 ns 週期連續操作，晶片功率消耗為 400 mW，在任一週期中有動作的所有邏輯的總電容約為何？ (A)0.8 nF (B)1 nF (C)1.6 nF (D)2 nF

沒有 【段考】高一英文上學期 權限，請先開通．